Comment le module émetteur-récepteur QSFP-DD 400G a-t-il été testé ?

Le module émetteur-récepteur QSFP-DD 400G est la spécification de package principale pour les interfaces client 400G. L'article suivant partagera les facteurs clés pour réussir les tests, le dépannage et la vérification des modules QSFP-DD pour les concepteurs de réseaux optiques, les fabricants de composants réseau et les utilisateurs finaux.

Les vitesses d'interface client augmentent régulièrement, les taux typiques augmentant au moins dix fois tous les dix ans. Le 100GE a été largement déployé via l'interface QSFP28, et nous en sommes aux premiers stades du déploiement du 400G. IEEE1 a développé la norme d'interface client Ethernet 400G dans le cadre du 802.3.bs, qui a été offici normalisé en décembre 2017. Les premiers utilisateurs utilisent la spécification de package CFP-8, mais le marché plus large se concentre sur QSFP-DD, ce qui permet un certain degré de rétrocompatibilité avec le QSFP28 largement adopté.

Etant donné qu'Ethernet a une large gamme d'applications et est disponible avec une gamme de PMD (dépendant du support physique), il permet à un seul emplacement "QSFP-DD" de prendre en charge un grand nombre d'applications, allant de plusieurs mètres de DAC à câble de cuivre passif câble à 80 km de ZR cohérente. Il existe également quelques entreprises qui se concentrent sur les spécifications d'emballage OSFP. Bien qu'il ne soit pas aussi complet et rétrocompatible, il offer certains avantages en termes d'intégrité du signal électrique et de gestion thermique. La plupart de ce qui suit à propos de QSFP-DD s'applique à OSFP et à la famille VIAVI ONT, qui prend en charge de nombreuses applications basées sur OSFP.

Le 400G repose sur une modulation d'ordre élevé (PAM-4) à la fois pour l'interface module électrique-hôte et pour le PMD électrique ou optique. La modulation PAM-4 est utilisée pour maximiser la capacité de données pour une bande passante donnée, mais elle présente des défis importants en termes de complexité et de performances, ce qui signifie également que la liaison nécessite un codage de correction d'erreur directe (FEC) pour mettre en œuvre une transmission de données fiable.

Pourquoi choisir QSFP-DD ?

L'Ethernet 100G a été déployé en 2008 avec les premières conceptions basées sur des modules enfichables CFP. La deuxième génération de systèmes a migré vers CFP2 (ou CPAK d'un grand fabricant d'équipements), puis a choisi QSFP28, ce qui a entraîné une adoption généralisée et rentable du volume. CFP4 était un défi antérieur pour QSFP28, mais QSFP28 a entraîné une croissance significative de 100G en raison de nombreux facteurs. L'industrie est consciente de l'importance des spécifications d'emballage et souhaite minimiser la complexité et les coûts supplémentaires associés à l'évolution en plusieurs étapes des spécifications d'emballage 400G. CFP8 permet aux utilisateurs débutants de développer et de valider 400G. Cependant, il ne répondait pas aux exigences de densité, de puissance, de coût et de «compatibilité», de sorte que l'industrie a rapidement adopté le QSFP-DD comme cible. Et quelqu'un a proposé une alternative, OSFP, qui fournit d'excellentes solutions techniques, mais ne répondait pas au besoin urgent de prise en charge de l'interface des émetteurs-récepteurs traditionnels. En principe, le port optique QSFP-DD pourrait prendre en charge le module optique traditionnel QSFP-28 - cela permettrait aux fabricants de commutateurs d'expédier des appareils 400G qui pourraient être expédiés avec des modules 100G, et la mise à niveau sur site serait un simple remplacement de module.

Certaines améliorations ont été apportées au QSFP28 existant pour répondre aux demandes plus élevées de bande passante, de puissance et de refroidissement du passage au 400G. Ces améliorations incluent un doublement du canal de port électrique haut débit (d'une amélioration NRZ 4 Gbit/s à 25 canaux à un PAM-8 56 Gbit/s à 4 canaux) et une extension du « front-end » du module pour fournir une plus grande capacité interne. volume et performances thermiques améliorées. De plus, des travaux supplémentaires ont été menés pour améliorer l'interface de contrôle du module menant à la norme CMIS 4.05.

La 400G QSFP-DD DR4 est l'une des interfaces optiques client 400G les plus courantes déployées en 2020. Elle transmet le 400G sous la forme de quatre signaux 100G sur des fibres monomodes distinctes. Il a une large gamme d'applications dans les entreprises. Il prend en charge une couverture de 500 m et est capable de se connecter à une liaison Ethernet 100G séparée, ce qui en fait une solution 100G haute densité attrayante, qui peut quadrupler la densité du nombre de ports.

La 400G QSFP-DD FR4 interface aura également un large éventail d'applications, y compris les télécommunications. Il fournit un budget de liaison de 2 km plus long via une fibre optique monomode. Le 400G est porté par quatre signaux 100G, chacun avec une longueur d'onde légèrement différente.

Modules PMD 400G (dépendant du support physique)

PMD	Reach	Application	Technologie
DAC	2 à 3 m	Intra-rack & serveur	Câble cuivre passif, 50G PAM-4 électrique
SR8	100	Entreprise	Multimode parallèle, 50G/λ – PAM-4
DR4	500	Centre de données et entreprise	Parallèle monomode, 100G/λ – PAM-4
FR4	2 km	Centre de données à grande échelle	Monomode, 100G/λ, PAM-4
LR8	10 km	Portée télécom	Monomode, 100G/λ, PAM-4
ZR	80 km	Métro et DCI	Monomode/cohérent, PAM-4

Normes et thèmes of QSFP-DD

De nombreuses normes et MSA sont applicables. Il est également important de comprendre les tests critiques pour chaque phase du cycle de développement, de l'évaluation de base des circuits intégrés à l'intégration du matériel du module, des logiciels et du micrologiciel, à la sélection et à l'acceptation du fournisseur. La production a également son propre ensemble d'exigences de test critiques.

Une solide compréhension des documents clés tels que IEEE, CMIS, QSFP-DD, MSA et OIF est nécessaire pour concevoir, tester, vérifier, fabriquer et déployer avec succès des modules et dispositifs optiques enfichables. QSFP-DD est la combinaison parfaite de l'électronique, de l'optique, de la mécanique, de la gestion thermique et de l'intégration du micrologiciel. Tous les composants doivent fonctionner ensemble avant que le module puisse être déployé avec succès.

Interopérabilité

Le grand avantage de l'écosystème d'interface client Ethernet est que nous disposons d'un ensemble de normes solides et claires pilotées par l'IEEE et d'autres normes qui permettent aux écosystèmes multifournisseurs d'interopérer sans recourir à des liaisons « conçues ».

L'interface module-hôte et l'interface module-fibre sont essentielles à cette interopérabilité. Sur l'interface hôte-module, nous nous concentrons sur trois domaines principaux :

• Les chemins de données à haut débit (AUI) construits de la puce au module (C2M) font face à de multiples défis, notamment l'intégrité du signal et l'équilibrage du signal. Bien qu'une partie du budget FEC soit allouée à cette partie du lien, tout problème avec cette interface peut entraîner des problèmes importants avec le lien. Des liaisons mal "accordées" (en termes d'égaliseurs et de canaux) peuvent entraîner des problèmes insolubles, tels que des rafales aléatoires ou, dans le pire des cas, un glissement accidentel de bits.
• Gestion de module - Cette interface basée sur I²C a évolué de la gestion de mappage de mémoire de base de SFF-8636 au 100G QSFP28 à l'état complexe complet CMIS 4.0. Cette évolution est extrêmement difficile pour l'écosystème, et une solide connaissance pratique de la documentation CMIS 4.0 est la clé d'une gestion de module robuste et stable.
• Alimentation du module – Pour enfichable cohérent (QSFP-DD ZR) pour les applications DCI, les besoins en puissance des modules sont passés de quelques watts à 100 G à éventuellement près de 20 W. Cela pose des exigences élevées en matière de robustesse et de stabilité de l'alimentation. De plus, il doit être capable de fournir des caractéristiques dynamiques et transitoires de demande de puissance lorsque le module est réveillé.

Ces domaines sont tous étroitement liés et doivent être traités comme un tout (en particulier dans le contexte de la gestion des modules CMIS 4.0) pour s'assurer que les modules fonctionnent sans défaillance.

PAM-4

Les liaisons électriques (module à interface hôte) et optiques (électriques) sont modulées PAM-4. Ce schéma de modulation d'ordre supérieur permet de doubler le nombre de bits envoyés par unité de temps. Alors que la technologie NRZ est largement utilisée et mature pour les vitesses élevées, SERDES PAM-4 est une technologie relativement nouvelle, plus complexe et plus difficile. Nous avons une vaste expérience dans l'analyse des erreurs sur les bits des liaisons NRZ. Mais nous voyons toujours des problèmes avec le canal 10G à 25G NRZ utilisé à 100GE. Par conséquent, le passage à PAM-4 devrait être un défi important pour l'ensemble de l'industrie. Ceci est encore compliqué par l'utilisation de liaisons basées sur FEC, qui ont toujours un BER de fond et une égalisation de canal beaucoup plus complexe. Pour être juste, PAM-4 est un ordre de grandeur plus complexe que le 25G NRZ largement utilisé.

FEC

Comme il était difficile de développer un composant capable de fournir des transmissions PAM-4 sans erreur, les développeurs ont utilisé un FEC capable de protéger à la fois l'interface du module électrique et l'interface optique module à module. Nous nous sommes efforcés de bien comprendre le mécanisme d'erreur sur les bits dans le canal de transmission et les composants, et comment le « coût » de la logique FEC (codage et réception) est équilibré. Le « coût » de la FEC comprend des circuits supplémentaires qui consomment de l'énergie et peuvent augmenter le délai de n'importe quelle liaison.

DSP et égaliseur

À 400G, il a été décidé d'utiliser le concept d'un égaliseur de réception électrique "puissant" pour faire face au "pire cas" de performance de l'émetteur et du "pire cas". Cela peut conduire à la fermeture du motif oculaire PAM-4 à l'entrée du récepteur PAM-4, de sorte que le récepteur PAM-4 nécessite un récepteur puissant et éventuellement complexe pour équilibrer les effets de transmission et de canal afin de récupérer un motif oculaire clair. pour obtenir un décodage correct d'un symbole donné. La complexité de l'égaliseur signifie que dans la plupart des cas, des solutions basées sur DSP doivent être mises en œuvre, ce qui peut avoir un impact sur la puissance, le délai, la complexité, les performances d'erreur sur les bits et la gestion ou le contrôle. Bien que les égaliseurs DSP soient puissants, la complexité de leurs fonctionnalités peut entraîner des difficultés telles que la recherche des meilleurs réglages pour les taps. De plus, l'égaliseur est souvent caché derrière le micrologiciel DSP et l'API de contrôle, ce qui le rend très abstrait pour l'utilisateur. La mesure de TDECQ6 présente des défis supplémentaires - cette mesure est complexe et peut ne pas être cohérente, ce qui augmente encore le défi d'un écosystème multi-fournisseurs librement interopérable.

Points clés

Il y aura toujours des erreurs sur les bits - les liens ont désormais toujours des taux d'erreur sur les bits en arrière-plan. L'« empreinte » des statistiques d'erreur sur les bits est cruciale. Les vrais flux BER aléatoires sont généralement compatibles avec la FEC utilisée pour protéger la liaison. Mais les rafales, les glissements et autres problèmes déterministes peuvent gravement dégrader la capacité de correction d'erreurs du FEC. Dans une liaison réelle, le BER peut être un mélange complexe de bruit de canal électrique et optique, de diaphonie, de problèmes d'intégrité du signal, de rafales, de glissements de bits et même de prolifération du BER en raison d'égaliseurs mal réglés.

Ce qui compte en fin de compte, c'est la façon dont le FEC fonctionne lorsqu'il reçoit une empreinte BER spécifique. Quelle est la marge ? Combien de temps faudra-t-il avant que nous recevions des paquets perdus ? Pouvons-nous prédire les performances à long terme pour comprendre la dégradation des liens ? Quelles sont les causes profondes du BER ?

Plusieurs outils peuvent être utilisés pour étudier les caractéristiques du BER, du biais d'erreur dans les éléments de code PAM-4 individuels à l'analyse des rafales de la nature du glissement de bits. La compréhension du biais du BER peut être encore améliorée par des outils tels que la variation d'horloge et le biais.

L'analyse de symboles PAM-4 peut être utilisée pour s'assurer qu'il n'y a pas de biais de "niveau" dans la distribution des erreurs sur les bits. La stabilité des éléments photoniques clés (tels que l'AGC photonique du récepteur) peut être vérifiée en outre en observant la variation de la puissance temporelle de la distribution d'erreur PAM-4 bits (via un atténuateur).

Il est important d'étudier en profondeur les rafales d'erreurs sur les bits et de confirmer qu'il s'agit de rafales et non de glissements de bits (ou de symboles). Le glissement est généralement associé au DSP (et au micrologiciel associé) et ne peut pas être corrigé par FEC. Les tests généraux ne peuvent pas faire la distinction entre les problèmes de rafale causés par des problèmes classiques d'intégrité du signal ou de bruit et les problèmes de rafale liés à la sensibilité de l'horloge et de la phase. En conséquence, un certain nombre de nouveaux outils et techniques doivent être déployés pour étudier la nature et la cause première des erreurs de bits QSFP-DD.

La vue de niveau supérieur la plus simple peut être obtenue en examinant le nombre d'erreurs d'élément de code de 10 bits par mot de code FEC de 5440 bits (KP4 FEC). Nous nous attendrions normalement à ce qu'un nombre distribué de manière monotone par symbole diminue d'environ 10. Autrement dit, pour chaque symbole/mot de code incorrect supplémentaire, nous nous attendons à ce que le nombre d'erreurs diminue de 10. Toute longue queue ou pointe isolée indique une non- cause aléatoire (systématique). Nous nous attendons également à ce que le nombre de symboles d'erreur augmente d'un facteur 10 dans le temps de mesure. Ainsi, si nous observons un décompte de 10 symboles d'erreur par mot de code après 10 secondes, nous nous attendons à voir 11 décomptes de symboles d'erreur après environ 100 secondes.

Une telle règle empirique peut être utilisée pour estimer le temps jusqu'à une erreur non corrigible (16 erreurs ou plus par mot de code). Par exemple, après 100 heures de temps de test, si nous observons au plus 12 symboles/mots de code d'erreur, nous nous attendrions à l'approximation suivante :

Symboles erronés	Temps	Notes
12	100 heures	Mesure
13	1000 heures	Estimation
14	~ 420 jours
15	~11 ans et demi
16 (erreur non corrigible)	~ 114 ans	Premier paquet abandonné après > siècle

FEC - Symbole d'erreur / mot de code

Dans le cas ci-dessous, ONT fonctionne à l'aide d'une liaison fibre 400G fortement atténuée, de sorte que des erreurs de bit importantes se produisent dans un intervalle de 10 minutes. C'est ce que l'on peut attendre d'un lien conforme. Comme vous pouvez le voir, la distribution est généralement monotone. Le nombre par symbole d'erreur diminue, mais il montre une queue légèrement plus longue que 12 symboles d'erreur/mot de code. Dans ce cas, le lien est susceptible d'abandonner le paquet en raison d'un mot de code non corrigé.

La capture d'écran ci-dessous montre une situation où un problème sérieux se produit. Bien que FEC ait une grande marge (on peut voir jusqu'à quatre symboles d'erreur dans un mot de code), la distribution n'est pas monotone, suggérant une source potentielle d'erreurs sur les bits dans ce système. Notez que cet exemple de lien 100G a été généré par une application VIAVI ONT spéciale qui crée des distributions d'erreurs FEC étendues pour les tests de contrainte et la vérification de la logique FEC et de l'intégrité de l'alimentation.

L'ONT peut non seulement analyser la distribution des erreurs sur les bits et le type de code sur l'ensemble de la séquence, mais également suivre les caractéristiques des erreurs sur les bits sur la base de chaque symbole PAM-4.

Une variation de biais dynamique est un outil puissant pour les tests de résistance et la vérification de la Module QSFP-DD. Il peut être utilisé pour vérifier la conformité aux normes IEEE802.3 et la stabilité globale du DSP et du micrologiciel associé. Ceci est particulièrement important dans le module DR4, où une paire de canaux électriques et optiques individuels peut être située dans des domaines d'horloge complètement différents !

La capture d'écran ci-dessus montre l'application d'inclinaison dynamique de PAM-4. Il est capable de contrôler avec précision la synchronisation relative du canal de transport par rapport à l'interface utilisateur tout en maintenant des déphasages "ininterrompus", ce qui est essentiel pour résoudre des problèmes complexes tels que la diaphonie et les problèmes de synchronisation du micrologiciel basé sur DSP.

L'inclinaison dynamique (ou variation d'inclinaison) est un test clé pour tout système de communication par canal parallèle. Il peut être utilisé pour les tests et la vérification de l'intégrité du signal (diaphonie) ainsi que pour les tests de contrainte et la vérification des performances FIFO et CDR dans PAM-4 SERDES.

Différents degrés d'asymétrie peuvent également être utilisés pour étudier les problèmes d'intégrité du signal et de diaphonie, qui ont un large éventail d'applications dans les équipes matérielles et SI. La synchronisation du canal peut être ajustée pour s'assurer que la transition du canal source d'interférence se produit au milieu du diagramme en œil PAM-4 du canal objet brouillé.

Les signaux PAM-4 (en raison de la faible marge de signal) sont plus sensibles à la diaphonie que les NRZ classiques. Dans la gamme dense des QSFP-DD (en particulier autour du connecteur hôte), les canaux PAM-4 haut débit sont câblés très proches les uns des autres et il faut veiller à éviter les problèmes de diaphonie du signal. Normalement, le testeur BER exécute des canaux parallèles à une phase fixe, de sorte qu'un "alignement dans le pire des cas" peut ne pas se produire dans le cadre d'un test de contrainte SI. Avec l'asymétrie dynamique, le canal source peut être balayé en phase relative pour vérifier entièrement qu'aucun problème ne se produit, même dans le scénario de déphasage le plus défavorable. L'utilisateur final n'a qu'à observer s'il y a une erreur à une phase spécifique offdéfini (généralement lorsque le canal source présente une transition de niveau au milieu du "diagramme de l'œil" de l'objet brouillé).

Le SERDES moderne utilise une série de tampons FIFO pour resynchroniser et réaligner le signal avant un traitement ultérieur dans la structure IC. Le réalignement utilise une série de tampons FIFO qui récupèrent l'horloge de la source d'horloge principale (généralement le canal principal via le CDR).

Si le système n'est pas conçu ou mis en œuvre correctement, il est possible que des variations de phase et des changements entre le canal primaire (canal de référence CDR) et d'autres canaux provoquent un désalignement ou même un glissement du FIFO. Cela se manifestera sous la forme d'un glissement de bits, que l'analyse d'erreur avancée ONT peut suivre comme un glissement de bits, plutôt que comme une erreur en rafale comme on le voit avec l'équipement de test traditionnel. À l'aide de l'application d'inclinaison dynamique, ONT peut tester intentionnellement les performances du CDR/FIFO dans SERDES et tenter de forcer un mode de défaillance par biais (plage et taux). Ceci, combiné à l'analyse BER avancée d'ONT, fournit un système de test très puissant et complet pour les tests SERDES et peut être utilisé pour résoudre rapidement des problèmes très difficiles dans les liaisons 400GE qui provoquent parfois un glissement de bit. Les biais dynamiques ONT PAM-4 peuvent forcer la génération de ces BER pour aider à diagnostiquer et à résoudre la cause première.

Écran de contrôle général 400G QSFP-DD

La gestion des modules a évolué au fil du temps du système très basique basé sur des registres SFF 8636 à CMIS 4.0, qui est un système de gestion complet avec un statut de module complet conçu pour répondre aux besoins des modules plus complexes 400GE et plus.

L'interaction étroite entre les modules via les interfaces de contrôle I²C, les broches d'alimentation et de contrôle et les chemins de données est essentielle pour un fonctionnement robuste et stable des modules. La complexité du module est plus élevée, en particulier pour l'équilibrage des chemins de données dans le module DSP, ce qui nécessite une compréhension plus complète de la configuration et de l'exécution du contrôle entre l'hôte et le module. Sous CMIS 4.0, les commandes, les opérations et les comportements de synchronisation doivent être étroitement chorégraphiés dans le bon ordre. Si vous ne faites pas attention, un module peut sembler fonctionner correctement dans un emplacement hôte, mais un autre (avec de subtiles différences de synchronisation autour des commandes, de l'alimentation et des chemins de données) peut fonctionner de manière erratique. Ou pire, le taux d'erreurs sur les bits augmente et un problème rare et insoluble se produit très probablement, un glissement de bits. Des outils tels que ONT intègrent les commandes CMIS sur I²C, ainsi que le contrôle de l'alimentation du module et l'état du chemin de données, qui aident non seulement à déboguer et à résoudre les problèmes, mais aussi à tester et à vérifier la robustesse des modules dans différents hôtes.

L'écran ci-dessus montre un vidage mémoire de la première page de mémoire. Cela vous permet de vérifier rapidement que les valeurs correctes sont stockées dans le 400G QSFP-DD EEPROM. Des données vides ou aléatoires peuvent indiquer que l'appareil n'a pas été initialisé.

Certaines des applications les plus avancées de l'application de gestion du module permettent un contrôle précis des paramètres du port électrique du module de manière claire et sans ambiguïté.

En résumé

Les modules 400G QSFP-DD sont une merveille d'ingénierie électronique, photonique, mécanique et thermique combinée à un micrologiciel complexe. Un écosystème QSFP-DD sain et multifournisseur est essentiel au déploiement généralisé de la technologie de mise en réseau 400G. Il représente une évolution et une révolution dans la technologie traditionnelle des modules 100G, mais apporte également de nouveaux défis, notamment les signalisations PAM-4 (électriques et optiques), le FEC pour le contrôle du BER de liaison et les nouvelles complexités de CMIS 4.0.

Ces défis sont plus importants car les besoins d'échelle et de déploiement des utilisateurs à grande échelle entraînent des changements dans les attentes en matière de tarification. La production doit répondre aux exigences de rendement et de débit pour répondre aux attentes de prix, tout en ayant les capacités de couverture et d'analyse pour relever les nouveaux défis de PAM-4.