최근 Synopsys는 컨트롤러, IDE 보안 모듈, PHY 및 검증 IP를 포함하는 업계 최초의 완전한 PCIe 7.0 IP 솔루션을 발표했습니다. 이 중 검증 IP는 현재 이용 가능하며, PCIe 7.0 컨트롤러(IDE 보안 기능 포함)와 고급 프로세스용 PHY IP는 2025년 초에 본격 출시될 예정이다. IP 솔루션은 상호 연결 전력 효율을 최대 50% 향상시키고, 이전 세대 PCIe에 비해 동일한 칩 경계에 대한 상호 연결 대역폭이 두 배로 늘어납니다.
또한 Synopsys의 PCIe 7.0 PHY IP는 레인당 최대 128Gb/s의 탁월한 신호 무결성을 제공하며 Synopsys의 CXL 컨트롤러 IP 솔루션과 원활하게 통합됩니다. 또한 탁월한 신호 무결성 및 데이터 암호화 기능을 제공하여 하드웨어 공격을 효과적으로 방지하는 동시에 광범위한 생태계 상호 운용성을 지원합니다. 이 프로그램의 출시는 전 세계의 많은 선도적인 기술 기업으로부터 강력한 지지를 받아 왔으며, Intel, Astera Labs, Enfabrica, Kandou, Rivos 및 마이크로칩.
PCIe 7.0에서는 정확히 무엇이 업데이트되었나요? 우선, 데이터 속도가 다시 두 배로 늘어났다는 점은 의심의 여지가 없습니다. PCIe 6.0의 데이터 속도는 64GT/s이고, 7.0의 데이터 속도는 128GT/s입니다. 정말 놀랍습니다! 단일 레인 속도는 128GT로, GB로 환산하면 16GB/s이다. SSD에는 일반적으로 4개의 레인이 있으며 이는 64GB/s입니다. PCIe 7.0이 나타나면 NAND 전송 속도는 더 이상 병목 현상이 되지 않지만 현재 3600MT/s는 PCIe 7.0의 속도를 지원할 수 없습니다.
4800MT/5600MT NAND가 곧 출시될 것으로 예상됩니다. 데이터 속도가 계속해서 두 배로 증가함에 따라 전기 신호 전송에 매우 큰 어려움이 따릅니다. 모든 PCB에는 기생 저항, 커패시턴스 및 인덕턴스가 있으므로 데이터 속도가 너무 빠르면 dV/dt가 너무 높다는 의미입니다. 전류 I=C*dV/dt이므로, 이렇게 큰 전류는 필연적으로 RCL 회로에 발진을 일으키고, 이로 인해 전체 신호가 왜곡되고 데이터 전송 오류율이 제어할 수 없게 됩니다. 따라서 PCIe 6.0부터 PCI-SIG가 신호 변조 방식을 수정하여 NRZ에서 PAM4로 전환한 것을 알 수 있습니다.
PCIe의 발전
PCIe 1.0에서 6.0까지 검토
PCI 기술은 1992년에 처음 등장하여 133MB/s의 최대 처리량과 33MHz의 클록 속도를 지원했으며 빠르게 컴퓨터 시스템 구성 요소를 연결하는 표준 버스가 되었습니다. 그러다가 1998년에 PCI-X(PCI 확장)가 업계에서 요구하는 더 높은 대역폭을 제공했습니다. 2004년에 Intel 엔지니어 그룹은 새로운 표준을 개발하기 위해 Arapaho Working Group을 구성했고 이후 다른 회사들도 이 그룹에 합류했습니다. 새로운 표준은 공식적으로 PCI Express(PCIe)로 결정되기 전에 여러 이름을 고려했습니다.
PCIe는 기능이 비슷해서 어느 정도 PCI의 후속이라고 볼 수 있지만, 사실 PCIe는 PCI와 디자인이 전혀 다릅니다. PCIe는 PCI 시대의 많은 기존 병렬 인터페이스보다 온보드 네트워킹에 더 가까웠으며 업계는 궁극적으로 그 해에 성공적으로 PCIe 1.0 표준으로 전환했습니다.
원래 표준인 PCIe 1.0a는 레인당 250MB/s의 데이터 전송 속도, 2.5GT/s(초당 기가 전송)의 총 전송 속도를 가지며, 다른 직렬 버스와 마찬가지로 성능은 종종 초당 전송으로 측정됩니다. 오버헤드 비트를 "데이터"로 계산하는 것을 방지합니다. PCIe 1.0a는 8b/10b 인코딩 방식을 사용하므로 전송된 비트 중 80%만이 실제로 "데이터"입니다. 오버헤드 비트에는 두 가지 주요 기능이 있습니다. 첫째, 직렬 인터페이스에 항상 클록을 복구하기에 충분한 클록 전환이 있는지 확인합니다. 둘째, 순 DC 전류가 없음을 보장합니다.
이후 PCIe 표준은 정기적으로 업그레이드되기 시작했으며 전송 속도는 계속해서 향상되었습니다. PCIe는 주로 인텔 프로세서를 기반으로 하는 PC와 서버에 사용되기 때문에 새로운 표준은 인텔이 실제로 PCIe를 사용하는 프로세서를 출시하자마자 발효될 예정이다. 표준 발전의 이면에 있는 일반적인 아이디어는 당시 주류 프로세스 노드에서 제조될 수 있는 전송 속도를 선택하는 것입니다. 그러나 편재성으로 인해 고성능 주변 장치 버스가 필요한 대부분의 설계에서는 Arm 서버 기본 시스템 아키텍처 사양에 지정된 PCIe 요구 사항과 같은 기본 아키텍처에 관계없이 PCIe를 사용합니다.
2.0년에 출시된 PCIe 2007은 전송 속도를 두 배로 늘렸지만 인코딩 방식은 그대로 유지하고 대역폭을 두 배로 늘렸으며 PCIe 1.0 표준과 호환되었습니다. 또한 데이터 링크 계층 처리를 개선하고 보다 효율적인 전력 관리를 지원하며 데이터 무결성 및 신호 전송 안정성을 향상시켰습니다.
3.0년에 도입된 PCIe 2010은 보다 효율적인 128b/130b 인코딩 방식으로 전환하고 알려진 이진 다항식을 사용하여 스크램블링 기능을 추가하여 클록 복구 측면에서 0과 1의 좋은 균형을 달성하고 DC 오프셋이 없습니다. 또한 16레인 PCIe 3.0 인터페이스는 최대 15.7GB/s의 전송 속도를 제공하여 전송 속도도 크게 향상되었습니다. 오늘날 PCIe 3.0은 시장에 출시된 기기에서 가장 널리 배포된 PCIe 버전입니다. 예를 들어 Google의 3.0세대 TPU는 PCIe 4을 사용하고 현재 널리 사용되는 USB3.0 표준도 PCIe XNUMX을 기반으로 합니다.
- PCIe 3.0
1.0세대 PCIe 2003 표준은 2.5년에 출시되었으며 채널당 250GT/S의 전송 속도와 채널당 2007MB/S의 데이터 속도를 지원합니다. 기술의 발전에 따라 5년 초 500세대 PCIe가 출시되었으며, 채널당 전송 속도는 8GT/s, 처리량(대역폭)은 채널당 10MB/s로 두 배 향상되었습니다. 그러나 20b/4b 인코딩 방식의 오버헤드가 3.0%를 차지하므로 단일 레인의 전송 대역폭은 128Gb/s이다. PCIe 130 이상 버전은 보다 효율적인 1.5b/3.0b 인코딩을 사용하여 오버헤드를 8%로 줄입니다. 오버헤드 비율을 줄여 PCIe2.0의 단일 레인 전송 대역폭은 PCIe2.0에 비해 XNUMX배인 XNUMXGb/s로 증가하는 동시에 PCle XNUMX 버전 소프트웨어 및 기계 인터페이스와의 호환성을 유지합니다.
완전한 이전 버전과의 호환성을 갖춘 PCIe 3.0은 클라이언트 및 서버 구성 모두에 대해 PCIe 2.0과 동일한 토폴로지를 제공합니다. PCIe 1.x 및 2.x 카드는 PCIe 3.0 지원 슬롯에 원활하게 삽입할 수 있으며 그 반대로도 가능하므로 이러한 구성이 협상된 최대 성능 수준에서 작동할 수 있습니다. PCIe 3.0 사양에는 기본 및 CEM(Card Electromechanical) 사양이 포함됩니다. 기본 사양의 전기 부분은 집적 회로(IC) 수준에서 전기 성능을 정의하고 8 GT/s 신호를 지원합니다. 아이 다이어그램은 통신 분야에서 일반적으로 사용되는 시간 영역 분석 도구입니다. 이는 디지털 통신 시스템에서 신호 무결성과 전송 품질을 평가하는 데 사용할 수 있습니다(오실로스코프에 표시되는 그래프는 사람의 눈과 매우 유사하므로 "아이 다이어그램"이라고 함).
표준이 반복될 때마다 PCIe의 전송 속도가 증가함에 따라 신호 품질도 영향을 받습니다. 아래 그림의 아이 다이어그램 클로저에 표시된 것처럼 채널 길이가 증가함에 따라 신호 품질이 감소합니다. 속도와 채널 거리가 증가할수록 물리 계층의 검증 테스트는 더욱 어려워집니다. PCIe 8의 3.0GT/s 속도는 수신기의 신호를 심각하게 저하시키며, 이는 오실로스코프에서 아이 다이어그램 폐쇄(비균등화)로 나타납니다. 정확한 통신을 위해서는 송신기와 수신기가 1과 0을 구성하는 전압 레벨의 균형을 맞추고 수신기가 데이터를 명확하게 볼 수 있도록 균등화 및 디엠퍼시스와 같은 기술을 사용해야 합니다.
PCIe 3.0 아이 다이어그램
PCIe 3.0 표준은 8GT/s 이상의 속도를 달성하는 데 중요한 수신기 균등화 및 송신기 디엠퍼시스 기능을 추가합니다. 등화는 송신기, 수신기 또는 둘 다에서 이루어질 수 있습니다. PCIe 1.x 및 PCIe 2.x는 송신기 디엠퍼시스라는 간단한 형태의 이퀄라이제이션을 지정합니다. 디엠퍼시스는 수신기가 수신하는 저주파 에너지를 줄이는 반면, 균등화는 고주파수에서 더 큰 채널 손실의 영향을 줄여줍니다. 수신기 등화를 구현하려면 다양한 유형의 알고리즘이 필요하며, 가장 일반적인 두 가지 알고리즘은 선형 피드백과 결정 피드백(DFE)입니다.
송신기 디엠퍼시스 균등화는 송신기에서 발생하고 DFE 프리엠퍼시스는 수신기에서 발생합니다. 수신기 등화에는 DFE와 함께 CTLE(연속 시간 선형 등화)도 포함될 수 있습니다. 송신기와 수신기 사이의 전송 거리를 늘리기 위해 PCIe 3.0은 수신기가 송신기의 사전 스파이크 신호 및 디엠퍼시스를 조정하여 특정 전송 라인에 가장 적합한 등화 성능을 달성할 수 있는 활성 등화 적응 프로세스를 도입합니다. 이를 위해서는 완전히 새로운 물리 계층 테스트, 즉 수신기와 송신기 모두의 링크 등화 테스트가 필요합니다. 링크 등화 수신기 테스트의 목적은 수신기가 최악의 스트레스 조건에서 링크의 송신기 등화를 조정할 수 있는지 확인하는 것이고, 링크 등화 송신기 테스트의 목적은 송신기가 물리적, 논리적으로 변경을 수행하는지 확인하는 것입니다. 링크 수신자가 요청했습니다.
PCIe 4.0 표준은 2017년에 처음 도입되어 PCIe 64과의 호환성을 유지하면서 3.0GBps 처리량, 두 배의 대역폭을 제공합니다. 또한 채널 관리 및 오류 감지 메커니즘을 강화하고 고성능 스토리지 및 네트워킹 애플리케이션과 같은 더 높은 대역폭 요구 사항에 대한 지원을 추가합니다. 하지만 2019년까지는 SSD에 사용할 수 없었습니다. 3000년 2019월에 처음 출시된 AMD의 Ryzen 4.0 시리즈 CPU는 PCIe 16 x570을 지원하는 최초의 데스크톱 CPU였습니다. 완전한 지원을 위해서는 XXNUMX 칩셋을 실행하는 새로운 마더보드가 필요합니다.
- PCIe 4.0
PCIe 4.0 표준은 PCIe 2017이 출시된 지 3.0년 후인 4.0년에 출시되었습니다. 이전 세대에 비해 PCIe 8은 전송 속도를 16Gb/s에서 4.0Gb/s로 높이고 소프트웨어부터 클록 아키텍처, 기계 인터페이스까지 이전 세대의 기술과 완벽하게 호환됩니다. 프로토콜 및 인코딩 관점에서 PCIe 3.0은 128/130비트 인코딩을 포함하여 PCIe 4.0과 많은 공통점을 가지고 있습니다. 얼핏 보면 PCIe 3.0은 PCIe 3.0과 PCIe 2.0의 공통점보다 PCIe XNUMX과 더 많은 공통점이 있습니다. 그러나 장치의 속도가 증가하면 더 높은 주파수가 자동으로 동일한 채널을 통해 전송됩니다. 삽입 손실 또는 감쇠는 전기 신호를 전송하는 동안 링크의 저항으로 인해 발생하며 주파수가 증가함에 따라 증가합니다.
16GT/s에서 PCIe 4.0 신호는 일반적인 FR4 채널(가장 일반적인 인쇄 회로 기판 재료)에서 크게 감쇠됩니다. 따라서 4.0GT/s(PCIe 16)의 신호 손실이 4.0GT/s(PCIe 8)의 신호 손실보다 훨씬 크기 때문에 PCIe 3.0 설계에서 신호 무결성을 보장하려면 추가 테스트가 필요합니다. PCIe 4.0은 채널 범위를 확장하고 특히 시스템 테스트의 복잡성을 높이기 위해 사양에 타이머 섹션을 추가합니다. 테스트 복잡성이 증가함에도 불구하고 3.0GT/s의 PCIe 8 테스트 시간은 4.0GT/s의 PCIe 16 테스트 시간보다 높습니다. 이는 PCIe 3.0이 짧은, 중간, 긴 세 가지 채널 시나리오를 테스트해야 하는 반면, PCIe 4.0은 긴 채널 시나리오만 테스트하면 되기 때문입니다.
PCIe 3.0과 마찬가지로 PCIe 4.0도 "눈을 감은" 사양이라고도 합니다. 이는 완벽한 송신기가 있고 본질적으로 지터가 4.0인 송신기가 있더라도 송신기를 채널에 연결하면 기호 간 간섭으로 인해 "눈"이 닫히게 된다는 것을 의미합니다. PCIe 4.0 신호가 성공적으로 전송될 수 있는지 여부는 수신기의 이퀄라이제이션 전략이 "눈"을 뜰 수 있는지 여부에 달려 있습니다. 16GT/s를 지원하는 PCIe 4.0 장치가 16GT/s를 지원하는 다른 PCIe 8 장치에 연결되는 경우 연결 균등화에는 두 단계가 있습니다. 먼저 16GT/s로 링크가 설정되고, 성공하면 4.0GT/s를 달성하기 위해 링크 균등화 과정을 한 번 더 반복합니다. PCIe XNUMX의 경우 설계자는 성능 변화에 대한 시스템의 허용 오차를 평가해야 합니다. 신호 성능은 카드마다 다르기 때문에 성능 변화를 이해하는 것이 필수적입니다. 이러한 차이로 인해 채널 손실, 누화 및 채널 불일치가 증가하여 시스템 잡음이 늘어나고 지터 성능이 저하되며 신호 아이가 닫히게 됩니다.
- PCIe 5.0
PCIe 5.0 표준은 2019년 128월에 출시되어 5.0GBps 처리량을 제공하는 동시에 신호 무결성 및 비트 오류율(BER) 제어를 개선하고 인공 지능 및 고성능 컴퓨팅(HPC)에 사용되는 것과 같은 고성능 장치를 지원합니다. 이 사양은 이전 세대의 PCIe와 역호환됩니다. Intel은 Alder Lake 플랫폼이 PCIe 5.0 표준을 지원하는 CPU에 PCIe XNUMX을 채택한 최초의 회사입니다.
PCIe4.0부터 PCIe의 반복 속도가 크게 빨라졌습니다. PCIe4.0 시장은 아직 따뜻해지지 않았으며 PCI-SIG는 5.0년 2019월 PCIe 32 사양을 출시하여 낮은 전력 소비 및 이전 세대와의 하위 호환성을 유지하면서 전송 속도를 5.0GT/s로 두 배 늘렸습니다. PCIe 128은 x16 구성에서 400GB/s 처리량을 약속하여 데이터 센터에서 5.0GE 속도를 구현합니다. PCIe 400 및 5GE 속도는 모두 인공 지능(AI), 기계 학습, 게임, 비주얼 컴퓨팅, 스토리지 및 네트워킹과 같은 애플리케이션을 지원합니다. 이러한 발전은 5.0G, 클라우드 컴퓨팅, 하이퍼스케일 데이터 센터의 혁신을 가능하게 합니다. PCIe 4.0 표준은 4.0을 기반으로 한 비교적 간단한 확장입니다. PCIe XNUMX과 동일한 Tx 및 Rx 테스트 방법을 사용하고 수신기 스트레스 지터 테스트를 위한 "아이" 너비와 높이를 교정하는 유사한 방법도 사용합니다.
새로운 표준은 대기 시간을 더욱 줄이고 장거리 애플리케이션의 신호 손실과 호환됩니다. PCIe 5.0은 PCIe 128 및 호환 CEM 커넥터에서 처음 선보인 130b/3.0b 인코딩 방식을 사용합니다. PCIe 5.0의 새로운 기능은 균등화 바이패스 모드로, 2.5GT/s에서 직접 32GT/s까지 트레이닝을 가능하게 하여 링크 초기화 속도를 높입니다. 이는 송신기, 채널 및 수신기 조건이 있는 시스템(예: 내장형 시스템)에서 링크 시작 시간을 줄이는 데 도움이 되며 32GT/s에서 링크 등화 테스트를 위한 새로운 교육 경로를 제공합니다. 일반적으로 속도 증가가 필요한 경우를 제외하고는 사소한 사양 변경이 있거나 신호 무결성 및 커넥터의 기계적 견고성을 개선하기 위해 전기적 변경이 구현됩니다.
PCIe 표준을 정의하는 PCI-SIG는 PCIe 4.0과 PCIe 5.0이 한동안 공존할 것으로 예상했으며, PCIe 5.0은 AI 워크로드 및 네트워킹 애플리케이션을 위한 GPU와 같이 최대 처리량이 필요한 고성능 요구에 사용됩니다. 따라서 PCIe 5.0은 주로 데이터 센터, 네트워킹 및 고성능 컴퓨팅(HPC) 기업 환경에서 사용될 것으로 예상되는 반면, 데스크톱 컴퓨터에서 사용되는 것과 같이 덜 집약적인 애플리케이션에서는 PCIe 4.0을 사용할 수 있습니다. 6.0년에 출시된 최신 PCIe 2022 표준의 대역폭은 다시 두 배로 늘어나 채널당 8GB/s로 대폭 늘어났으며, 상호 연결에도 큰 변화를 가져왔습니다.
- PCIe 6.0
PCI-SIG는 6.0년 2022월에 PCIe 6.0 사양을 발표했습니다. PCIe 4 기술은 PAM4(Pulse Amplitude Modulation 6.0) 신호 인코딩을 사용하는 최초의 PCI Express 표준으로, PCIe 5.0 장치가 동일한 처리량을 유지하면서 PCIe 6.0 장치보다 두 배의 처리량을 달성할 수 있도록 해줍니다. 채널 대역폭. PCIe 64 기술은 낮은 전력 소비와 이전 버전과의 호환성을 유지하면서 최대 6.0GT/s에 도달할 수 있습니다. PCIe 256은 x16 구성에서 800GB/s 처리량을 약속하여 데이터 센터에서 800GE 속도를 구현합니다. 6.0GE의 속도와 PCIe 5은 AI, 머신 러닝, 게임, 비주얼 컴퓨팅, 스토리지, 네트워킹과 같은 애플리케이션을 공동으로 지원하여 XNUMXG, 클라우드 컴퓨팅, 하이퍼스케일 데이터 센터 및 기타 분야의 개발을 촉진합니다.
PCIe 6.0은 PCIe 4 기술의 주요 업그레이드인 고차 변조 형식 PAM5.0 신호를 사용합니다. 그러나 Tx 및 Rx 테스트에 동일한 고급 방법론을 사용하는 동시에 PAM4에 특정한 몇 가지 새로운 송신기 측정 인코딩을 추가합니다. 이전 세대와 마찬가지로 PCIe 6.0 장치는 64GT/s 작동을 위해 송신기 및 수신기 균등화를 사용하며 FEC(순방향 오류 수정)가 필요합니다. 이러한 전기적 변화 외에도 PCIe 6.0에는 FLIT(흐름 제어 장치) 인코딩이 도입되었습니다. 물리 계층의 PAM4와 달리 FLIT 인코딩은 논리 계층에서 데이터를 고정 크기 패킷으로 나누는 데 사용됩니다. PCIe 6.0은 FLIT 단위로 트랜잭션 전송을 수행합니다. 각 FLIT에는 256B의 데이터(1 FLIT = 236B TLP + 6B DLP + 8B CRC + 6B FEC = 256B)가 있으며, 각 B의 데이터는 4UI를 차지합니다.
또한 FLIT 인코딩은 이전 PCIe 사양의 128B/130B 인코딩 및 DLLP(Data Link Layer Packet) 오버헤드를 제거하여 TLP(Transaction Layer Packet) 효율성을 크게 향상시킵니다. PCIe 6.0은 더 많은 장점을 갖고 있으며 6.0년 넘게 제안되었지만 아직 PCIe 5.0이 완전히 대중화되지 않았기 때문에 PCIe 6.0이 언제 사용자에게 제공될지에 대해서는 불확실성이 많습니다. 현재 AI 워크로드용 그래픽 처리 장치, 높은 처리량 네트워크 애플리케이션, 이기종 컴퓨팅 아키텍처에서 데이터 상호 작용을 위한 고속도로가 되는 CXL(Compute Express Link) 기술과 같은 고성능 및 처리량 애플리케이션에는 PCIe 6.0 이상이 필요합니다. PCIe 64 인터페이스는 이전 세대와의 하위 호환성을 유지하면서 전송 속도를 256GT/s로 두 배 높여 동일한 최대 16레인에서 XNUMXGB/s의 처리량을 제공합니다.
PAM-4 전기 신호 변조 방식: 기존의 NRZ(Non-return-to-zero) 신호를 사용하는 대신 64개 전압 레벨의 펄스 진폭 신호를 사용하여 XNUMX눈 아이 다이어그램을 생성할 수 있습니다. 프리코딩과 FEC(순방향 오류 정정)는 각각 아날로그 오류와 디지털 오류를 줄일 수 있습니다. 이 솔루션은 낮은 대기 시간으로 XNUMXGT/s 대역폭을 제공할 수 있습니다.
FLIT(흐름 제어 장치) 패킷 전송: FEC에서 요구하는 이 새로운 패킷 전송 아키텍처는 증가된 대역폭을 지원할 뿐만 아니라 시스템이 증가된 대역폭을 처리할 수 있도록 해줍니다.
L0p 저전력 상태: 시스템의 대역폭 수요가 감소하면 새로운 L0p 저전력 상태를 통해 일부 채널이 절전 모드로 전환되어 전력 소비를 최적화하는 동시에 링크가 항상 작동되도록 보장합니다.
데이터 무결성 및 보안 보호: 이 사양은 더 낮은 대역폭 수준에서 PCIe 보안 빌딩 블록으로 DOE(Data Object Exchange)를 사용하고 암호화된 데이터와 키를 사용합니다. CMA(구성 요소 측정 인증)는 펌웨어의 암호화 서명을 제공합니다. IDE(무결성 및 데이터 암호화)는 물리적 공격을 방지하기 위해 시스템에 패킷 수준 보안을 제공합니다. IDE를 컨트롤러와 결합하면 64GT/s의 높은 대역폭 속도로 효율적인 보안 보호를 제공할 수 있습니다.
- PCIe 7.0
AMD가 처음 PCIe 4.0을 출시한 후, 인텔은 작년에 PCIe 5.0을 대중화하기 시작했습니다. PCIe 6.0 사양은 올해 초에 발표되었지만, 표준 기구 PCI SIG는 공식적으로 PCIe 7.0 개발을 발표하고 핵심 매개변수를 미리 보여주었습니다. 이전 세대의 변경 사항과 유사하게 PCIe 7.0은 PCIe 6.0을 기반으로 대역폭을 다시 두 배로 늘려 128GT/s로 만들었고, x16 채널은 양방향으로 512GB/s에 도달할 수 있습니다. SSD에서 일반적으로 사용하는 x2/x4 채널의 경우에도 이론적인 최대 속도가 각각 64GB/s와 128GB/s로 증가합니다.
세부 사항 측면에서 PCIe 7.0은 6.0과 마찬가지로 새로운 PAM4 변조 및 1b/1b 인코딩을 사용합니다. PCIe 7.0은 여전히 이전 버전과의 호환성을 유지한다는 점을 언급할 가치가 있습니다. PCI SIG 조직은 다음 초안이 채널 매개변수 최적화와 에너지 효율성 개선에 중점을 둘 것이라고 밝혔습니다. 이 계획에 따르면 PCIe 7.0 표준은 2025년에 완성될 예정이며, 2028년경까지는 완전히 대중화되지 않을 것으로 예상됩니다. 새로운 기술을 홍보하기 위해 최선을 다하고 있지만, PCIe 6.0 제품이 공식적으로 출시되기까지 얼마나 걸릴지 질문하고 싶습니다.